© Ваврук Є.Я.
Курс лекцій
"Проектування комп’ютерних засобів обробки сигналів та зображень"
Тема: Інтерфейси DSP-процесорів
Питання.
1. Аналіз паралельного інтерфейсу з DSP-процесорами: читання даних з АЦП, підключеного з відображенням в адресний простір пам'яті
2. Аналіз паралельного інтерфейсу з DSP-процесорами: запис даних з АЦП, підключеного з відображенням в адресний простір пам'яті
3.  Аналіз послідовного інтерфейсу з DSP-процесорами
4. Аналіз послідовного інтерфейсу між DSP-процесором і АЦП
5. Аналіз послідовного інтерфейсу між DSP-процесором і АЦП і ЦАП
6. Аналіз інтерфейсу між пристроями аналогового вводу-виводу, кодексами і DSP-процесорами
7. Аналіз високошвидкісного інтерфейсу
ВСТУП
У зв'язку з швидким розвитком технології змішаної аналогово-цифрової обробки сигналів пристрої на базі DSP з високим ступенем інтеграції, що з'явилися на ринку в даний час (наприклад ADSP-21ESP202), мають крім DSP-ядра інтегровані АЦП/ЦАП, що знімає проблему організації інтерфейсу між окремими компонентами. Дискретні АЦП і ЦАП тепер оснащуються інтерфейсами, спеціально призначеними для зв'язку з DSP, і тим самим мінімізують або усувають необхідність зовнішньої підтримки інтерфейсу або застосування інтерфейсної логіки. Високопродуктивні сігма-дельта-АЦП і ЦАП в даний час випускаються в одному корпусі (таке комбіноване вирішення називається КОДЕК або КОдер/ДЕКодер), наприклад, AD73311 і AD73322. Дані пристрої також розроблені з урахуванням мінімальних вимог до інтерфейсної логіки при роботі з найпоширенішими DSP-процесорами. В лекції розглядаються проблеми, пов'язані з передачею і синхронізацією даних при організації різних інтерфейсів.
1. АНАЛІЗ ПАРАЛЕЛЬНОГО ІНТЕРФЕЙСУ З DSP-ПРОЦЕСОРАМИ: ЧИТАННЯ ДАНИХ З АЦП, ПІДКЛЮЧЕНОГО З ВІДОБРАЖЕННЯМ В АДРЕСНИЙ ПРОСТІР ПАМ'ЯТІ
Підключення АЦП або ЦАП через швидкий паралельний інтерфейс до DSP-процесору вимагає розуміння специфіки процесів читання даних DSP-процесором з периферійних пристроїв (АЦП), а також запису даних процесором в периферійні пристрої (ЦАП) при підключенні даних пристроїв в адресний простір пам'яті. Спочатку ми розглянемо деякі основні вимоги до тимчасових параметрів сигналів, використовуваних для читання і запису даних. Необхідно відзначити, що принципи, представлені тут на прикладі доступу до АЦП і ЦАП, застосовуються також при читанні і записі в/з зовнішньої пам'яті.
Блок-схема типового паралельного інтерфейсу DSP-процесора із зовнішнім АЦП показана на рис 1. Діаграма спрощена і показує тільки сигнали, використовувані для читання даних із зовнішнього пристрою, підключеного в адресний простір пам'яті. Часова діаграма циклу читання для процесорів сімейства ADSP-21XX показана на рис. 2.
В даному прикладі мається на увазі, що АЦП проводить вибірку з постійною частотою, яка задається зовнішнім тактовим генератором, асинхронно по відношенню до внутрішньої тактової синхронізації DSP-процесора. Використання окремого задаючого генератора для АЦП є перевагою, оскільки сигнал внутрішнього генератора DSP-процесора може мати високий рівень перешкод і фазовий шум (jitter), який в процесі аналого-цифрового перетворення веде до збільшення рівня шумів АЦП.
Тактовий імпульс задаючого генератора на вході "старт перетворення” (convert start) АЦП ініціює процес перетворення вхідних даних (крок N 1). По передньому фронту цього імпульсу внутрішня схема вибірки-зберігання АЦП перемикається з режиму вибірки в режим зберігання і таким чином починається процес перетворення. Після виконання перетворення на виході АЦП виставляється строб перетворення виконано (крок N 2). Коли цей сигнал поступає на вхід запиту переривання DSP-процесора (IRQ), починається процес читання даних з АЦП. Далі процесор виставляє на шині адресу периферійного пристрою, що ініціював запит на переривання (крок N 3). В той самий час процесор переводить в активний стан сигнал доступу до пам'яті (DMS) (крок N 4). Дві внутрішні шини адреси в процесорі ADSP-21XX (шина адреси пам'яті програм і шина адреси пам'яті даних) спільно використовують зовнішню шину адреси, а дві внутрішні шини даних (шина даних пам'яті програм і шина даних пам'яті даних) спільно використовують одну зовнішню шину даних. Сигнали вибору пам'яті початкового завантаження (BMS), вибору пам'яті даних (DMS), вибору пам'яті програм (PMS) і вибору пам'яті пристроїв вводу-виводу (IOMS) вказують, для якої пам'яті в даний момент використовуються зовнішні шини. Ці сигнали звичайно використовуються для зовнішньої дешифрації адреси, як показано на рис. 1. Вихідний сигнал дешифратора адреси подається на вхід chip select вибору периферійного пристрою (крок N 5).
Сигнал читання пам'яті (memory read, RD) виставляється через проміжок часу tASR після активації сигналу DMS (крок N 6). Щоб повністю використовувати перевагу високої швидкості DSP-процесора, сума часу затримки дешифрації адреси і часу включення периферійного пристрою після подачі сигналу вибору (chip select) не повинна перевищувати час tASR. Сигнал читання пам'яті (memory read, RD) залишається активним (низький логічний рівень) протягом часу tRP. Цей сигнал використовується для переведення в активний стан паралельного виходу даних периферійного пристрою (крок N 7). Сигнал RD звичайно підключається до відповідного виводу периферійного пристрою, що зветься сигналом дозволу виходу або читання (output enable або read). Висхідний (задній) фронт сигналу RD використовується для введення даних з шини в DSP-процесор (крок N 8). Після появи висхідного (заднього) фронту сигналу RD дані на шині повинні утримуватися периферійним пристроєм протягом часу tRDH, званого часом утримання даних. Для більшості процесорів сімейства ADSP-21XX цей час рівний нулю.
Основні вимоги до часових параметрів периферійного пристрою показані нижче. Всі значення дані для процесора ADSP-2189M, працюючого на тактовій частоті 75 МГц.
ПІДКЛЮЧЕННЯ АЦП ДО ПРОЦЕСОРІВ СІМЕЙСТВА ADSP-21xx ЧЕРЕЗ ПАРАЛЕЛЬНИЙ ІНТЕРФЕЙС

Рис. 1
ЧАСОВА ДІАГРАМА ЧИТАННЯ З ПАМ'ЯТІ
В ПРОЦЕСОРАХ СІМЕЙСТВА ADSP-21xx

Рис. 2
ОСНОВНІ ВИМОГИ ПРИ ЧИТАННІ З ПЕРИФЕРІЙНОГО ПРИСТРОЮ (ПП) ЧЕРЕЗ ПАРАЛЕЛЬНИЙ ІНТЕРФЕЙС
Шина даних периферійного пристрою повинна підтримувати високоімпедансний Z-стан
Час декодування адреси і час включення периферійного пристрою не повинен перевищувати час tASR установки процесором адреси і сигналу вибору пам'яті (0.325 нс мінімум для процесора ADSP-2189M)
Для того, щоб здійснити доступ без режиму очікування, час від спадаючого (переднього) фронту сигналу читання RD до моменту достовірного встановлення даних не повинен перевищувати tRDD (складає 1.65 нс для процесора ADSP-2189M при роботі на частоті 75 МГц), інакше необхідно програмно забезпечити режим очікування або понизити частоту роботи процесора
На виході АЦП повинні підтримуватися достовірні дані протягом часу tRDH після висхідного (заднього) фронту сигналу читання RD (час tRDH рівний нулю для процесора ADSP-2189M)
Периферійний пристрій повинен працювати при якомога меншій тривалості строба tRP (3.65 нс для процесора ADSP-2189M при роботі на частоті 75 МГц), інакше необхідно програмно забезпечити режим очікування або понизити частоту роботи процесора
Параметр tRDD визначає час, необхідний для доступу до даних периферійного пристрою. У випадку процесора ADSP-2189M мінімальна тривалість tRDD складає мінімум 1.65 нс на частоті 75 МГц. Якщо необхідний час доступу до периферійного пристрою більший, необхідно використовувати цикли очікування або зменшити тактову частоту процесора. Це досить звичайна ситуація при підключенні зовнішньої пам'яті або АЦП до швидких DSP-процесорів. Співвідношення між цими часовими параметрами для ADSP-2189M показані у вигляді рівнянь . Зверніть увагу, що дані характеристики залежать від тактової частоти процесора DSP.
ЧАСОВІ ХАРАКТЕРИСТИКИ ПРОЦЕСУ ПАРАЛЕЛЬНОГО ЧИТАННЯ ДЛЯ ПРОЦЕСОРА DSP-2189M ПРИ РОБОТІ НА ЧАСТОТІ 75 МГЦ
tCK = період тактового сигналу процесора (13.3 нс)
tASR = час установки процесором адреси і сигналу вибору пам'яті до спадаючого (переднього) фронту сигналу читання = 0.25·tCK – 3 нс (мінімум)
tRDD = час від спадаючого (переднього) фронту сигналу читання до моменту достовірної установки даних = 0.5·tCK – 5 нс + (число циклів очікування) × tCK (максимум)
tRDH = час утримання даних після висхідного (заднього) фронту сигналу читання = 0 нс (мінімум)
tRP = тривалість імпульсу сигналу читання = 0.5·tCK – 3 нс + (число циклів очікування) × tCK (мінімум)
Процесор ADSP-2189M здатний ефективно взаємодіяти з повільними периферійними пристроями за допомогою наявних засобів програмування тривалості стану очікування. Є три спеціальні регістри для управління процесом очікування: для пам'яті початкового завантаження, для пам'яті програм і для пам'яті даних і простору вводу-виводу. Програміст може задати від 0 до 15 тактів очікування для кожного паралельного інтерфейсу пам'яті. Кожний такт очікування збільшує час доступу до зовнішньої пам'яті на величину, рівну по тривалості одному такту генератора тактових імпульсів процесора (13.3 нс для процесора ADSP-2189M, працюючого на тактовій частоті 75 МГц). В даному прикладі сигнали адреса пам'яті даних, DMS і RD утримуються незмінними протягом додаткового часу, що визначається тривалістю тактів очікування.
Мікросхеми AD7854/AD7854L – це 12-розрядні АЦП, що працюють з частотою відліків 100 або 200 кГц, які мають паралельний інтерфейс. Ці АЦП працюють від однополярного джерела живлення з напругою від +3 В до +5.5 В і споживають близько 5.5 мВт (AD7854L при живленні +3 В). Автоматичне перемикання мікросхеми в енергозберігаючий режим після виконання перетворення знижує споживану потужність до 650 мкВт.
Функціональна схема AD7854/AD7854L показана на рис.5. ІС AD7854/AD7854L реалізує технологію перетворення методом послідовного наближення з застосуванням ЦАП з перерозподілом зарядів (ЦАП на конденсаторах, що перемикаються). Наявність режиму калібрування дозволяє позбутися похибки зсуву і похибки коефіцієнта підсилення. Ключові часові характеристики паралельного інтерфейсу між AD7854/AD7854L і ADSP-2189M показані на рис. 3. Характеристики процесора ADSP-2189M наведені для тактової частоти 75 МГц.
Дослідження часових співвідношень,, показує, що для синхронізації роботи двох пристроїв необхідне введення п'яти тактів очікування для процесора ADSP-2189M. Це збільшує tRDD до 68.15 нс, що перевищує мінімальний час доступу до АЦП AD7854/AD7854L (t8 = 50 нс мінімум). Тривалість імпульсу читання - tRP із тієї ж причини збільшується до 70.15 нс, що дозволяє задовольнити вимогу до тривалості строба читання (t7 = 70 нс мінімум). Якщо периферійний пристрій, включений в адресний простір пам'яті, не володіє надзвичайно малим часом доступу, то використання режиму очікування цілком необхідне для організації інтерфейсу з АЦП, ЦАП або зовнішньою пам'яттю.
12-РОЗРЯДНИЙ АЦП AD7854/AD7854L З ЄДИНОЮ НАПРУГОЮ ЖИВЛЕННЯ +3 В, З ЧАСТОТОЮ ДИСКРЕТИЗАЦІЇ 200/100 КГЦ І ПАРАЛЕЛЬНИМ ВИХОДОМ
Рис. 3
ПОРІВНЯННЯ ЧАСОВИХ ХАРАКТЕРИСТИК ПАРАЛЕЛЬНИХ ІНТЕРФЕЙСІВ ПРОЦЕСОРА ADSP-2189M І АЦП AD7854/AD7854L
Примітки:
Добавка 5 циклів очікування в процесорі ADSP-2189M збільшить час tRP до 70.15 нс, що перевищує необхідний мінімум t7 (70 нс) і відповідає вимогам по t8 (50 нс).
При максимальному значенні t9 може відбутися збій на шині, якщо цикл запису безпосередньо слідує за циклом читання.
Спрощена схема інтерфейсу між двома пристроями (АЦП і DSP) показана на рис. 4. В якості сигналу закінчення перетворення від AD7854/AD7854L використовується сигнал BUSY. Показана конфігурація дозволяє DSP-процесору записувати дані в регістр управління паралельним інтерфейсом AD7854/AD7854L. Це необхідно для установки різних опцій в AD7854/AD7854L і виконання процесу калібрування. Проте в звичайному режимі читання даних з AD7854/AD7854L здійснюється відповідно до наведеного вище опису. Запис в периферійні пристрої, включені в адресний простір пам'яті, розглядається в подальших розділах цього розділу.
Паралельні інтерфейси між іншими DSP-процесорами і зовнішніми периферійними пристроями можуть бути побудовані подібним способом, проте всякий раз необхідно ретельно вивчити часові параметри всіх відповідних сигналів для кожного пристрою. Технічна документація більшості АЦП містить достатню інформацію для організації інтерфейсу з DSP-процесорами.
ПАРАЛЕЛЬНИЙ ІНТЕРФЕЙС МІЖ АЦП AD7854/AD7854L І ADSP-2189M

Примітки: Використовуються 5 програмних циклів очікування
Для запису в АЦП необхідні сигнали HBEN і WR
Тактові імпульси можна одержувати від процесора DSP
Рис. 4
2. АНАЛІЗ ПАРАЛЕЛЬНОГО ІНТЕРФЕЙСУ З DSP-ПРОЦЕСОРАМИ: ЗАПИС ДАНИХ В ЦАП, ПІДКЛЮЧЕНИЙ З ВІДОБРАЖЕННЯМ В АДРЕСНИЙ ПРОСТІР ПАМ'ЯТІ
Спрощена блок-схема стандартного інтерфейсу між DSP-процесором і паралельним периферійним пристроєм (наприклад ЦАП) показана на рис. 5. Діаграми циклу запису в пам'ять для сімейства ADSP-21xx показані на рис.6.
В більшості додатків реального часу ЦАП функціонує безперервно з постійною тактовою частотою. Більшість ЦАП, використовуваних для цих додатків, здійснюють подвійну буферизацію даних. Є вхідний регістр для фіксації даних, що поступають через асинхронний інтерфейс з DSP-процесором, і далі регістр (званий регістром зберігання ЦАП), який керує струмовими ключами ЦАП. Регістр зберігання ЦАП синхронізується зовнішнім стабільним генератором, що задає частоту дискретизації. Окрім тактування регістра зберігання ЦАП, даний сигнал використовується також для генерації сигналу переривання DSP-процесора, який указує на готовність ЦАП до прийому нових вхідних даних.
ПІДКЛЮЧЕННЯ ЦАП ДО ПРОЦЕСОРІВ СІМЕЙСТВА ADSP-21xx ЧЕРЕЗ ПАРАЛЕЛЬНИЙ ІНТЕРФЕЙС
Рис. 5
ЧАСОВА ДІАГРАМА ЗАПИСУ В ПАМ'ЯТЬ В ПРОЦЕСОРАХ СІМЕЙСТВА ADSP-21xx

Рис. 6
Таким чином, процес запису ініціюється периферійним пристроєм за допомогою встановлення сигналу запиту переривання DSP-процесора, який вказує, що периферійний пристрій готовий до прийому нових даних (крок N 1). Далі DSP-процесор виставляє адресу периферійного пристрою на адресній шині (крок N 2) і переводить у активний стан сигнал вибору пам'яті DMS (крок N 3). Це приводить до того, що дешифратор адреси видає сигнал вибору (chip select) на периферійний пристрій (крок N 5). Після спадаючого (переднього) фронту сигналу DMS через проміжок часу tASW процесор переводить в активний нульовий стан сигнал запису WR (крок N 4). Тривалість імпульсу WR складає tWP нс. Дані поміщаються на шину даних (D) і утримуються протягом часу tDW, до переходу сигналу WR в неактивний одиничний стан (крок N 6). Висхідний (задній) фронт сигналу WR використовується для фіксації присутніх на шині даних (D) в зовнішню паралельну пам'ять (крок N 7). Дані на шині залишаються достовірними ще протягом часу tDH після проходження позитивного фронту сигналу WR.
Основні вимоги до часових параметрів при записі даних в периферійний пристрій показані нижче. Головним параметром тут є тривалість строба запису tWP. Для всіх периферійних пристроїв, окрім найшвидших, доведеться використовувати цикли очікування, тому що цим пристроям потрібно більше часу для доступу до даних. Нижче наведені основні часові характеристики циклу запису процесора ADSP-2189M. Зверніть увагу на те, що всі вони залежать від тактової частоти процесора.
ОСНОВНІ ВИМОГИ ПРИ ЗАПИСІ В ПЕРИФЕРІЙНИЙ ПРИСТРІЙ (ПП) ЧЕРЕЗ ПАРАЛЕЛЬНИЙ ІНТЕРФЕЙС
Час декодування адреси і час включення периферійного пристрою не повинен перевищувати час tASW установки процесором адреси і сигналу вибору пам'яті (0.325 нс мінімум для процесора ADSP-2189M)
Для того, щоб здійснити доступ без режиму очікування, час встановлення даних не повинен перевищувати tDW (складає 2.65 нс для процесора ADSP-2189M при роботі на частоті 75 МГц), інакше необхідно програмно забезпечити режим очікування або понизити частоту роботи процесора
Час затримки вхідних даних не повинен перевищувати tDH (складає 2.325 нс для процесора ADSP-2189M при роботі на частоті 75 МГц) Периферійний пристрій повинeн працювати при тривалості строба WR, що складає tWP (3.65 нс мін. для процесора ADSP-2189M при роботі на частоті 75 МГц), інакше необхідно програмно забезпечити режим очікування або понизити частоту роботи процесора
ТИМЧАСОВІ ХАРАКТЕРИСТИКИ ПРОЦЕСУ ПАРАЛЕЛЬНОГО ЗАПИСУ ДЛЯ ПРОЦЕСОРА ADSP-2189M ПРИ РОБОТІ НА ЧАСТОТІ 75 МГЦ
tCK = період тактового сигналу процесора (13.3 нс)
tASW = час установки процесором адреси і сигналу вибору пам'яті до спадаючого (переднього) фронту сигналу запису = 0.25·tCK – 3 нс (мінімум)
tDW = час від моменту установки даних до висхідного (заднього) фронту сигналу запису = 0.5·tCK – 4 нс + (число циклів очікування) × tCK
tDH = час затримки даних після висхідного (заднього) фронту сигналу запису = 0.25·tCK – 1 нс
tWP = тривалість імпульсу сигналу запису WR = 0.5·tCK – 3 нс + (число циклів очікування) × tCK (мінімум)
Мікросхема AD5340 – це 12-ти розрядний ЦАП, працюючий на частоті дискретизації 100 кГц, має паралельний цифровий інтерфейс. Даний АЦП споживає від однополярного джерела живлення напругу +2.5-5.5 В і розсіює потужність 345 мкВт (при напрузі живлення 3 В). В енергозберігаючому режимі споживана потужність приладу знижується до 0.24 мкВт. ЦАП AD5340 має в своєму складі вихідний буферний підсилювач, який здатний формувати вихідний сигнал в діапазоні значень від нуля до напруги живлення. В ІС AD5340 можна задіяти або відключити вбудований буфер для джерела опорної напруги. В пристрої є вбудована схема формування сигналу скиду при включенні живлення, що гарантує нульове значення сигналу на виході ЦАП до тих пір, поки в ЦАП не будуть записані коректні дані. Структурна схема ЦАП показана на рис. 7. На вході приладу здійснюється подвійна буферизація даних. Основні часові характеристики інтерфейсу між двома пристроями (ЦАП і DSP) наведені на рис. 8. Специфікація часових параметрів циклу запису для ADSP-2189M дається для тактової частоти 75 МГц.
12-РОЗРЯДНИЙ ЦАП AD5340 З ЧАСТОТОЮ ПЕРЕТВОРЕННЯ 100 КГЦ І ПАРАЛЕЛЬНИМ ВХОДОМ
Рис. 7
ЧАСОВІ ХАРАКТЕРИСТИКИ ПАРАЛЕЛЬНИХ ІНТЕРФЕЙСІВ ПРОЦЕСОРА ADSP-2189M І ЦАП AD5340
Примітка:
Добавка 2 циклів очікування в процесорі ADSP-2189M збільшить час tWP до 30.25 нс і час tDW до 29.25 нс, що перевищує величини t3 (20 нс) і t4 (5 нс) відповідно.
Дослідження часових характеристик, показує, що для забезпечення сумісності з синхронізації між пристроями потрібно програмування двох циклів очікування в процесорі ADSP-2189M. Це дозволяє збільшити тривалість строба запису (WR) до 30.25 нс, що перевищує мінімально необхідну тривалість строба запису в ЦАП AD5340 (20 нс). Мінімальний час встановлення даних в мікросхемі AD5340, рівний 5 нс, також перекривається при використанні двох циклів очікування. Спрощена схема інтерфейсу між двома пристроями показана на рис. 8.
Паралельні інтерфейси з іншими DSP-процесорами можуть бути організовані так само, для чого необхідне докладне вивчення часових специфікацій всіх відповідних сигналів кожного з взаємодіючих пристроїв.
ПАРАЛЕЛЬНИЙ ІНТЕРФЕЙС МІЖ ЦАП AD5340 І ADSP-2189M

Примітки: Використовується 2 програмних цикли очікування
Тактові імпульси можна одержувати від процесора DSP
Рис. 8
3. АНАЛІЗ ПОСЛІДОВНОГО ІНТЕРФЕЙСУ З DSP-ПРОЦЕСОРАМИ
DSP-процесори, що мають послідовні порти (наприклад, сімейство ADSP-21XX), дозволяють організувати простий інтерфейс з такими периферійними пристроями, як АЦП і ЦАП. Наявність послідовного порту усуває необхідність використання великих паралельних шин для підключення АЦП і ЦАП до DSP-процесорів. Щоб з'ясувати принцип послідовної передачі даних, ми розглянемо спочатку роботу послідовного порту процесорів сімейства ADSP-21XX.
Структурна схема одного з двох послідовних портів процесора сімейства ADSP-21XX показана на рис. 9. Передаючий (TX) і приймаючий (RX) регістри послідовного порту визначені на рівні синтаксису мови асемблера процесорів сімейства ADSP-21XX і не відображаються в пам'яті процесора.
СТРУКТУРНА СХЕМА ПОСЛІДОВНОГО ПОРТУ ПРОЦЕСОРІВ СІМЕЙСТВА ADSP-21xx

Рис. 9
ОСОБЛИВОСТІ РОБОТИ ПОСЛІДОВНОГО ПОРТУ В ПРОЦЕСОРАХ СІМЕЙСТВА ADSP-21xx
Окремі секції прийому і передачі даних для кожного порту
Подвійна буферизація регістрів прийому і передачі даних
Тактові імпульси для послідовного обміну можуть генеруватися як всередині процесора, так і поступати ззовні
Сигнали синхронізації фреймів можуть бути внутрішніми або зовнішніми
Довжина передаваних слів може складати від 3 до 16 біт
Автоматична генерація переривань
Апаратний компандер звільняє ресурс ядра процесора
В приймальній частині послідовного порту сигнал фреймової синхронізації прийому (RFS) ініціює прийом даних. Послідовний потік даних (DR), що приймаються, від зовнішнього пристрою (АЦП), побітно прямує в приймальний регістр зсуву. Для бітової синхронізації використовуються спадаючі фронти тактових імпульсів сигналу SCLK. Після завершення прийому чергового слова, воно записується в регістр прийому даних (RX), і послідовний порт генерує запит переривання, по якому ядро процесора має можливість прочитати ухвалене слово з регістра (RX).
Запис в регістр передачі даних (TX) готує послідовний порт до передачі даних. Початок передачі даних супроводиться сигналом фреймової синхронізації передачі (TFS). Потім слово з регістра передачі даних (TX) записується у внутрішній передаючий регістр зсуву. Дані з передаючого регістра зсуву побітно посилаються на периферійний пристрій (ЦАП). Для синхронізації послідовно передаючих на зовнішній пристрій даних (DT) використовуються позитивні фронти імпульсів тактового сигналу SCLK. Після передачі першого біта послідовний порт генерує запит переривання, по якому ядро процесора може записати в регістр передачі даних нове слово, не дивлячись на те, що передача попередніх даних ще не завершена.
При нормальному режимі фреймової синхронізації сигнал фреймової синхронізації (RFS або TFS) перевіряється по низхідному фронту тактового сигналу SCLK. Якщо у цей момент сигнал фреймової синхронізації активний, то дані доступні (в режимі передачі) або дані фіксуються в приймальному регістрі зсуву (в режимі прийому) по низхідному фронту наступного тактового імпульсу сигналу SCLK. Сигнал фреймової синхронізації не перевіряється далі до закінчення передачі або прийому всього слова, що залишилося. При альтернативному режимі фреймової синхронізації сигнал фреймової синхронізації встановлюється в тому ж самому такті сигналу SCLK, що і перший біт слова. Біти даних фіксуються по низхідному фронту сигналу SCLK, але сигнал фреймової синхронізації перевіряється тільки в такті, що відповідає першому біту. Генерований всередині сигнал фреймової синхронізації залишається в активному стані на весь час прийому або передачі послідовного слова. Альтернативний режим фреймової синхронізації послідовного порту в процесорах сімейства ADSP-21XX звичайно використовується для прийому даних від АЦП або передачі даних на ЦАП.
Послідовні порти процесорів сімейства ADSP-21XX надзвичайно універсальні. Сигнали TFS, RFS або SCLK можуть або генеруватися вбудованим генератором процесора сімейства ADSP-21XX (режим master), або поступати від зовнішнього джерела (режим slave). Полярність цих сигналів може бути змінена програмно, ще більш підвищуючи таким чином гнучкість інтерфейсу. Порт також містить апаратні засоби компандування з ?- і А-характеристикою для голосових телекомунікаційних додатків.
4. АНАЛІЗ ПОСЛІДОВНОГО ІНТЕРФЕЙСУ МІЖ DSP-ПРОЦЕССОРОМ І АЦП
Часові діаграми роботи послідовного порту процесора ADSP-2189M, працюючого в режимі прийому (альтернативний режим фреймової синхронізації), показані на рис. 10. Перший негативний (низхідний) фронт сигналу SCLK, наступний після негативного (низхідного) фронту сигналу RFS, синхронізує фіксацію старшого біта даних (MSB) від АЦП у вхідному регістрі зсуву процесора. Процес продовжується до тих пір, поки всі послідовні біти не будуть по черзі прийняті у вхідному регістрі зсуву. Основні часові характеристики, на які потрібно звернути увагу, це час встановлення послідовних даних (tSCS) і час їхнього утримання (tSCH) по відношенню до негативних фронтів сигналу SCLK. У разі використання процесора ADSP-2189M, ці значення рівні відповідно 4 і 7 нс. При використанні АЦП останнього покоління, оснащених високошвидкісними послідовними портами, звичайно не виникає труднощів в забезпеченні цих характеристик навіть при максимальній швидкості послідовної передачі даних.
ЧАСОВА ДІАГРАМА РОБОТИ ПОСЛІДОВНОГО ПОРТУ ПРОЦЕСОРА ADSP-2189M

Рис. 10
РЕЖИМ ЧЕРГУВАННЯ ФРЕЙМІВ АЦП Є ПРОВІДНИМ ПРИСТРОЄМ (MASTER)
Мікросхеми AD7853/AD7853L – це 12-ти розрядні АЦП, що підтримують частоти дискретизації 100/200 кГц і працюють від однополярного джерела живлення напругою від +3 В до + 5.5 В із споживанням усього 4.5 мВт (AD7853L при напрузі живлення +3 В). Після кожного перетворення пристрій автоматично переходить в режим зниженого енергоспоживання і споживана потужність знижується до 25 мкВт. В мікросхемі AD7853/AD7853L застосовується схема послідовного наближення і використовується ЦАП з перерозподілом зарядів (ЦАП на конденсаторах, що перемикаються). Наявність режиму калібрування дозволяє усунути погрішність зсуву і компенсувати похибки посилення. Структурна схема пристрою показана на рис. 11.
Мікросхема AD7853 може працювати при частоті зовнішнього тактового генератора до 4 МГц. Для AD7853L максимальна частота обмежена значенням 1.8 МГц. Часові діаграми для AD7853L показані на рис. 12. В мікросхемах AD7853/AD7853L можна конфігурувати виводи SYNC і SCLK як входи або виходи. В показаному прикладі генерація цих сигналів здійснюється мікросхемою AD7853L. Задаючий генератор сигналу синхронізації послідовного порту AD7853L працює на максимальній частоті 1.8 МГц (період 556 нс). Біти даних достовірні протягом 330 нс після появи позитивних фронтів сигналу SCLK. Це дозволяє отримати як мінімум близько 330 нс для встановлення даних до спадаючого фронту сигналу SCLK, що задовольняє вимозі на мінімальну величину tSCS в 4 нс для процесора ADSP-2189M. Час утримання даних після спадаючого фронту сигналу SCLK складає приблизно 226 нс, що також повністю задовольняє часовим вимогам на величину tSCH в 7 нс для процесора ADSP-2189M. Ці прості обчислення показують, що вимоги, що пред'являються специфікацією процесора ADSP-2189M до часу встановлення даних і сигналу RFS, а також до часу їхнього утримання, виконані із значним запасом.
12-РОЗРЯДНИЙ АЦП AD7853/AD7853L З ЄДИНОЮ НАПРУГОЮ ЖИВЛЕННЯ +3 В, З ЧАСТОТОЮ ДИСКРЕТИЗАЦІЇ 200/100 КГЦ І ПОСЛІДОВНИМ ВИХОДОМ

Рис. 11
ЧАСОВА ДІАГРАМА ЗАПИСУ В ПАМ'ЯТЬ В ПРОЦЕСОРАХ СІМЕЙСТВА ADSP-21XX

Рис. 12
На рис. 13 показана система, що складається з АЦП AD7853L і процесора ADSP-2189M, функціонуюча в режимі передачі даних від АЦП до DSP (альтернативний режим фреймової синхронізації, АЦП працює в режимі "мастер").В ІС AD7853/AD7853L є внутрішні регістри, які доступні для запису з сторони DSP-процесора через послідовний порт. Ці регістри використовуються для установки різних режимів роботи АЦП AD7853/AD7853L, а також для ініціалізації процесу калібрування. Використовувані для цього сигнали не показані на наведеній нижче діаграмі.
ПОСЛІДОВНИЙ ІНТЕРФЕЙС МІЖ АЦП AD7853/AD7853L І ADSP-2189M

Рис. 13
5. АНАЛІЗ ПОСЛІДОВНОГО ІНТЕРФЕЙСУ МІЖ DSP-ПРОЦЕССОРОМ І ЦАП
Організація інтерфейсу між послідовними портами ЦАП і процесора сімейства ADSP-21xx також відносно проста і подібна розглянутій вище реалізації взаємодії між АЦП і процесором. Далі ми не будемо наново розглядати деталі, але покажемо простий приклад організації інтерфейсу.
Мікросхема AD5322 представляє собою 12-розрядний здвоєний ЦАП з частотою дискретизації 100 кГц, оснащений послідовним вхідним інтерфейсом. Прилад працює від однополярного джерела живлення з напругою +2.5-5.5 В; структурна схема пристрою показана на рис. 14. Споживана потужність мікросхеми при напрузі живлення +3 В складає 690 мкВт. В режимі зниженого енергоспоживання споживана потужність знижується до 0.15 мкВт. Рівень гармонійних спотворень вихідного сигналу не перевищує -70 дБ відносно повної шкали на частоті 10 кГц. Опорна напруга для кожного ЦАП подається незалежно через відповідні виводи мікросхеми (по одному на кожний ЦАП). Зовнішня опорна напруга може подаватися як через внутрішні буфери, що є на відповідних входах, так і напряму. Виходи обох ЦАП можуть одночасно обновлятися за допомогою асинхронного сигналу LDAC. Пристрій має вбудовану схему формування сигналу скиду по вмиканню живлення, що гарантує нульове значення сигналу на виході ЦАП до тих пір, поки в ЦАП не будуть записані коректні дані.
СТРУКТУРНА СХЕМА 12-РОЗРЯДНОГО ЦАП AD5322 ІЗ ШВИДКІСТЮ ПЕРЕТВОРЕННЯ 100 КГЦ

Рис. 14
Дані зазвичай передаються в AD5322 за допомогою використання входів SCLK, DIN і SYNC з послідовного порту DSP-процесора. Коли сигнал SYNC переходить в активний нульовий стан, дозволяється введення даних в приймальний регістр зсуву ЦАП. Дані фіксуються в приймальному регістрі зсуву мікросхеми AD5322 по спадаючих фронтах наступних 16 імпульсів сигналу SCLK. Організація стандартного інтерфейсу між процесором ADSP-2189M і ЦАП AD5322 показана на рис. 15. Потрібно помітити, що сигнал синхронізації для AD5322 задається генератором тактового сигналу процесора ADSP-2189M. Також існує можливість зовнішньої по відношенню до AD5322 генерації сигналів SCLK і SYNC і їхнього використання для синхронізації процесора ADSP-2189M. Послідовний інтерфейс AD5322 недостатньо швидкий для роботи з ADSP-2189M на максимальній швидкості, яку може забезпечити процесор. Проте частота сигналу синхронізації послідовного порту процесора може бути запрограмована на відповідну швидкість, підтримувану швидкими або повільними ЦАП.
Вхідний регістр зсуву в мікросхемі AD5322 має розрядність 16 біт. 16-розрядне слово складається з чотирьох бітів управління, за якими слідує 12 біт даних для ЦАП. Перший відісланий біт визначає, для якого з двох є ЦАП (А або В) призначені дані. Другий біт визначає використання буферизованого або небуферизованого режиму роботи входу опорної напруги. Наступні два біти керують режимами роботи ЦАП (нормальний режим, режим зниженого енергоспоживання із заземленням виходів через 1 кОм або через 100 кОм, режим зниженого енергоспоживання з високоімпедансним виходом).
ПОСЛІДОВНИЙ ІНТЕРФЕЙС МІЖ ЦАП AD5322 І ПРОЦЕСОРОМ ADSP-2189M

Рис. 15
6. АНАЛІЗ ІНТЕРФЕЙСУ МІЖ ПРИСТРОЯМИ АНАЛОГОВОГО ВВОДУ-ВИВОДУ, КОДЕКАМИ І DSP-ПРОЦЕСОРАМИ
Оскільки більшість додатків цифрової обробки сигналів вимагає наявності одночасно АЦП і ЦАП, то широкий розвиток отримали універсальні пристрої, що інтегрують функції кодека і портів вводу-виводу на одному кристалі і забезпечують просте підключення до стандартних DSP-процесорів. Ці пристрої називають аналоговими кінцевими пристроями (далі по тексту – AFE – Analog Front End).
Функціональна схема мікросхеми AD73322 показана на рис. 16. Даний прилад представляє собою подвійний AFE з двома 16-розрядними АЦП і двома 16-розрядними ЦАП з можливістю роботи з частотою дискретизації 64 кГц. ІС AD73322 розроблена для універсального застосування, включаючи обробку мови і телефонію з використанням сігма-дельта АЦП і сігма-дельта ЦАП. Кожний канал забезпечує відношення сигнал/шум на рівні 77 дБ в межах голосової смуги частот.
Канали АЦП і ЦАП мають програмовані коефіцієнти посилення по входу і виходу з діапазонами до 38 дБ і 21 дБ відповідно. Вбудоване джерело опорної напруги допускає використання однополярного живлячої напруги величиною +2.7-5.5 В. Його споживана потужність при напрузі живлення +3 В складає 73 мВт.
СТРУКТУРНА СХЕМА ІС AD73322 – 16-РОЗРЯДНОГО КОДЕКА З ЧАСТОТОЮ ДИСКРЕТИЗАЦІЇ 64 КГЦ З ОДНОПОЛЯРНИМ ЖИВЛЕННЯМ І ПОСЛІДОВНИМ ІНТЕРФЕЙСОМ

Рис. 16
Частота дискретизації кодека може бути запрограмована на одне з чотирьох фіксованих значень: 64 кГц, 32 кГц, 16 кГц і 8 кГц при частоті опорного задаючого генератора 16.384 МГц. Послідовний порт дозволяє легко організувати інтерфейс одного або декількох кодеків, підключених каскадно, із стандартними DSP-процесорами, що є на ринку, наприклад процесорами сімейства ADSP-21XX. Швидкість передачі даних через послідовний порт може програмуватися, що дозволяє здійснювати інтерфейс як з швидкими, так і з повільними DSP-процесорами. Організація інтерфейсу кодека з процесором сімейством ADSP-218Х показана на рис. 17. Вивід SE (включення послідовного порту) може керуватися від програмованого виходу загального призначення, наприклад FL1, або, у випадках коли не потрібний перевід послідовного порту в енергозберігаючий режим, на цей вивід може постійно подаватися високий рівень через відповідний резистор навантаження. Вивід скиду (RESET) може бути сполучений з сигналом загального апаратного скиду системи або може керуватися будь-яким програмованим виходом загального призначення.
В режимі програмування дані передаються з DSP-процесора в керуючі регістри мікросхеми AD73322 для активації необхідного режиму роботи. Після програмування конфігурації пристрою, тобто після правильної установки різних регістрів управління, кодек може вийти з режиму програмування і перейти в режим передачі даних. Дані з двох АЦП передаються в DSP-процесор двома блоками, що складаються з 16-ти розрядних слів. Так само дані для двох ЦАП передаються з DSP-процесора до мікросхеми AD73322 аналогічними способом. Спрощені тимчасові діаграми роботи послідовного інтерфейсу показані на рис. 17.
СХЕМА ІНТЕРФЕЙСУ КОДЕКА AD73322 І ПРОЦЕСОРА СЕРІЇ ADSP-218х (РЕЖИМ ПЕРЕСИЛКИ ДАНИХ)

Рис. 17
Мікросхема AD73422 – це перший виріб в сімействі продуктів dspConverter?які інтегрують в собі двоканальний кодек (AD73322) і DSP-процесор (52 MIPS ADSP-2185L/86L). Пристрій, що володіє повними функціональними можливостями двоканального кодека і DSP-процесора, розміщений в невеликому 119-вивідному пластмасовому корпусі типу PBGA розміром 14Ч22 мм. Очевидна перевага такого підходу – економія площі друкарської плати. Використовувані АЦП і ЦАП забезпечують відношення сигнал / шум приблизно 77 дБ в смузі звукових частот.
Мікросхема AD74222-80 має на своєму кристалі 80 Кб пам'яті, сконфігурованої як 16 Кб (24 розряди) ПЗП програм і 16 Кб (16 розрядів) ПЗП даних. Вбудований ПЗП мікросхеми AD73422-40 об'ємом 40 Кб розділений на 8 Кб (24 розряди) пам'яті програм і 8 Кб (16 розрядів) пам'яті даних. Режим зниженого енергоспоживання забезпечує низьку споживану потужність, необхідну для реалізації устаткування з батарейним живленням. Мікросхема AD73422 працює при напрузі живлення +3 В і розсіює приблизно 120 мВт при повнофункціональному режимі роботи.
ОСНОВНІ ОСОБЛИВОСТІ ІС AD73422 dspConverter
Повний здвоєний кодек (AD73322) і DSP (ADSP-2185L/86L)
Корпус BGA 14 . 22 мм
Однополярне живлення +3 В, споживання 73 мВт
Режим зниженого енергоспоживання
КОДЕК: Два сігма-дельта-АЦП і ЦАП, 16-разр
Частоти дискретизації: 8, 16, 32, і 64 КГц
Відношення сигнал/шум 77 dB
DSP: 52 MIPS
Сумісний по кодах з ADSP-218х
80 Kб або 40 Kб пам'яті на кристалі
7. АНАЛІЗ ВИСОКОШВИДКІСНОГО ІНТЕРФЕЙСУ
З появою DSP-процесорів з високими тактовими частотами і новими архітектурними розв'язаннями стали можливі аналіз і обробка вельми широкосмугових сигналів. Програмованість DSP-процесорів робить можливим виконання різних алгоритмів на тих же самих апаратних засобах, забезпечуючи розширення функціональних можливостей системи. Показана на рис. 18 спрощена система забезпечує взаємодію процесора ADSP-21065L з швидкодійними АЦП і ЦАП за допомогою використання паралельного інтерфейсу і зовнішнього порту DSP-процесора. Сімейство DSP-процесорів SHARC дозволяє використовувати декілька варіантів взаємодії АЦП і ЦАП із зовнішнім портом процесора. Дана взаємодія може бути реалізована з використанням контролера прямого доступу до пам'яті (ПДП) DSP-процесора, або програмно, з використанням ядра процесора. Використання ПДП не завантажує ядро DSP-процесора, що дає можливість ядру продовжувати роботу (виконувати інструкції програми), тоді як дані читаються і записуються з/в внутрішню пам'ять.
Мікросхема AD9201 являє собою двоканальний 10-розрядний АЦП, працюючий з частотою дискретизації 20 МГц, з однополярним живленням в діапазоні від +2.7 В до +5.5 В і розсіюваною потужністю 215 мВт (при напрузі живлення +3В). Параметри приладу AD9201 задовольняють вимоги до АЦП, необхідні для багатьох додатків, наприклад, для реалізації високошвидкісних каналів квадратури телекомунікаційних систем. Наявність вхідних буферів, внутрішнього джерела опорної напруги і мультиплексованих цифрових вихідних буферів робить дуже простою організацію інтерфейсу з АЦП AD9201.
ЦАП AD9761 призначений для спільної роботи з АЦП AD9201. Дана мікросхема представляє собою двоканальний 10-розрядний ЦАП з частотою дискретизації 20 МГц на канал, працюючий від однополярного джерела живлення з напругою в діапазоні від +2.7 В до +5.5 В і розсіюваною потужністю 200 мВт (при напрузі живлення +3 В). Вбудоване джерело опорної напруги, наявність цифрових буферів і 2-кратна інтерполяція роблять ЦАП AD9761 вельми корисним при побудові передавачів з каналами квадратури.
СХЕМА ІНТЕРФЕЙСУ МІЖ АЦП AD9201, ЦАП AD9761 І ПРОЦЕСОРОМ ADSP-21065L

Рис. 18
СИСТЕМНИЙ ІНТЕРФЕЙС ПРОЦЕСОРА DSP
На рис. 18 показана спрощена система на базі процесора ADSP-2189M, що використовує повномасштабну модель пам'яті. Вона включає два пристрої, працюючі через послідовні інтерфейси, 8-розрядну EPROM, зовнішню оверлейну пам'ять програм і даних. Можливість програмної генерації циклів очікування дозволяє легко підключати швидкий процесор до більш повільних периферійних пристроїв. Процесор ADSP-2189M також підтримує чотири зовнішні переривання, сім універсальних сигналів вводу-виводу і два послідовні порти. Один з послідовних портів може бути сконфігурований як джерело двох додаткових сигналів переривання, один універсальний вхід і один універсальний сигнал висновку, що дасть в сумі шість зовнішніх сигналів переривання, дев'ять каналів вводу-виводу загального призначення при збереженні одного повнофункціонального послідовного порту. Процесор ADSP-2189M може також працювати в режимі доступу до хост-пам’яті (host memory mode), який дозволяє організувати доступ по всій ширині зовнішньої шини даних, але обмежує адресацію одним адресним бітом. Додаткові периферійні пристрої можуть бути підключені в режимі host memory mode при використанням зовнішніх апаратних засобів для генерації і фіксації додаткових адресних сигналів.
ПРИКЛАД СИСТЕМИ НА БАЗІ ADSP-2189M. ПОВНОМАСШТАБНА МОДЕЛЬ ПАМ'ЯТІ

Рис. 19
ВИСНОВОК
У зв'язку з швидким розвитком технології змішаної аналогово-цифрової обробки сигналів пристрої на базі DSP з високим ступенем інтеграції, що з'явилися на ринку в даний час (наприклад ADSP-21ESP202), мають крім DSP-ядра інтегровані АЦП/ЦАП, що знімає проблему організації інтерфейсу між окремими компонентами. Дискретні АЦП і ЦАП тепер оснащуються інтерфейсами, спеціально призначеними для зв'язку з DSP, і тим самим мінімізують або усувають необхідність зовнішньої підтримки інтерфейсу або застосування інтерфейсної логіки. Високопродуктивні сігма-дельта-АЦП і ЦАП в даний час випускаються в одному корпусі (таке комбіноване вирішення називається КОДЕК або КОдер/ДЕКодер), наприклад, AD73311 і AD73322. Дані пристрої також розроблені з урахуванням мінімальних вимог до інтерфейсної логіки при роботі з найпоширенішими DSP-процесорами. В цьому розділі були розглянуті проблеми, пов'язані з передачею і синхронізацією даних при організації різних інтерфейсів.